AI导读

英特尔“Panther Lake-H”移动处理器采用分离式四模块设计，18A制程SoC Tile搭配Xe3核显与雷电5接口，性能核心飙至5.1GHz，AI算力与I/O带宽全面升级，重新定义移动端旗舰芯片架构。</p>

内容由AI智能生成

IT之家消息，据 TechPower Up 昨天报道，半导体深度分析平台 Kurnal Insights 最近放出了英特尔“Panther Lake-H”移动端处理器的 Die-Shot 照片。

从照片中我们可以看到，“Panther Lake-H”处理器采用分离式芯片设计，整体样貌类似前代产品 Arrow Lake-H 和 Meteor Lake。不过这次的布局设计思路更接近 Lunar Lake，SoC Tile 中包含 CPU 核心、NPU 以及内存控制器，Graphics Tile 则包含核显单元，而 I/O Tile 负责各种平台 I/O 组件。

其中，SoC Tile 采用英特尔 18A 制程工艺打造，而在主流型号中，Graphics Tile 只包含 4 个 Xe 核心并采用 Intel 3 工艺、I/O Tile 使用上一代相同的 N6 制程。对比之下 Panther Lake-U 处理器的 Graphics Tile 带有 12 个 Xe 核心，采用台积电 N3E 工艺制造。

具体来说，Panther Lake-H 一共有四个模块（Tile）：基底 Tile 采用 22 纳米工艺、充当类似中介层的角色，为上方堆叠的各个 Tile 提供高密度连线，另外三个模块是 Compute Tile、Graphics Tile 和 I/O Tile，虽然它们紧密拼接形成不规则形状，但英特尔使用 Filler Tile 结构硅块让芯片最终呈规则矩形。

Compute Tile 尺寸为 14.32 mm × 8.04 mm（约 115 mm²）配置 6P+8E+4LPE 核心。主计算复合体则由 6 个 Cougar Cove 性能核心（P 核）+2 个 Darkmont 效率核心（E 核）组成，两者通过 Ringbus 连接，共享 18MB L3 缓存。

同时，每个 P 核带有 3MB 独立 L2 缓存；两个 E 核则各自拥有 4 核心共享 4MB L2 缓存。

频率方面，P 核的最高频率可达 5.10GHz、E 核最高 3.80GHz，低功耗的独立 E 核基础频率更低、最高频率 3.70GHz。

除了 CPU 核心外，Compute Tile 还带有内存控制器、8MB 内存侧缓存，支持双通道 DDR5 和 LPDDR5X，最高速率 9600MT/s。Intel NPU 5 也在这其中，含有 3 个神经计算引擎，每个配备 1.5MB 缓存，总计 4.5MB，剩余的晶体管空间则可能分配给媒体引擎等。

接下来我们可以看到，Graphics Tile 尺寸是 8.14 mm × 6.78 mm（约 55.18 mm²），含有 12 个 Xe 核心、16MB L2 缓存，基于 Xe3 Celestial 架构。

最后是细长的 I/O Tile，它的尺寸是 12.44mm x 4mm（约 49.76 mm²），含有 PCIe 根集线器以及雷电 5（或 USB4 v2）控制器，可提供 4 条 PCIe 5.0、8 条 PCIe 4.0 通道，还有 2 个雷电 5 接口，集成 Wi-Fi 7 以及蓝牙 5.4 控制器。

IT之家注：Die-Shot（裸片图）是指芯片内部物理结构的显微照片或布局图，用于分析芯片的具体设计和各区域面积。

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英特尔“Panther Lake-H”移动处理器采用分离式四模块设计，18A制程SoC Tile搭配Xe3核显与雷电5接口，性能核心飙至5.1GHz，AI算力与I/O带宽全面升级，重新定义移动端旗舰芯片架构。</p>

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IT之家消息，据 TechPower Up 昨天报道，半导体深度分析平台 Kurnal Insights 最近放出了英特尔“Panther Lake-H”移动端处理器的 Die-Shot 照片。

从照片中我们可以看到，“Panther Lake-H”处理器采用分离式芯片设计，整体样貌类似前代产品 Arrow Lake-H 和 Meteor Lake。不过这次的布局设计思路更接近 Lunar Lake，SoC Tile 中包含 CPU 核心、NPU 以及内存控制器，Graphics Tile 则包含核显单元，而 I/O Tile 负责各种平台 I/O 组件。

其中，SoC Tile 采用英特尔 18A 制程工艺打造，而在主流型号中，Graphics Tile 只包含 4 个 Xe 核心并采用 Intel 3 工艺、I/O Tile 使用上一代相同的 N6 制程。对比之下 Panther Lake-U 处理器的 Graphics Tile 带有 12 个 Xe 核心，采用台积电 N3E 工艺制造。

具体来说，Panther Lake-H 一共有四个模块（Tile）：基底 Tile 采用 22 纳米工艺、充当类似中介层的角色，为上方堆叠的各个 Tile 提供高密度连线，另外三个模块是 Compute Tile、Graphics Tile 和 I/O Tile，虽然它们紧密拼接形成不规则形状，但英特尔使用 Filler Tile 结构硅块让芯片最终呈规则矩形。

Compute Tile 尺寸为 14.32 mm × 8.04 mm（约 115 mm²）配置 6P+8E+4LPE 核心。主计算复合体则由 6 个 Cougar Cove 性能核心（P 核）+2 个 Darkmont 效率核心（E 核）组成，两者通过 Ringbus 连接，共享 18MB L3 缓存。

同时，每个 P 核带有 3MB 独立 L2 缓存；两个 E 核则各自拥有 4 核心共享 4MB L2 缓存。

频率方面，P 核的最高频率可达 5.10GHz、E 核最高 3.80GHz，低功耗的独立 E 核基础频率更低、最高频率 3.70GHz。

除了 CPU 核心外，Compute Tile 还带有内存控制器、8MB 内存侧缓存，支持双通道 DDR5 和 LPDDR5X，最高速率 9600MT/s。Intel NPU 5 也在这其中，含有 3 个神经计算引擎，每个配备 1.5MB 缓存，总计 4.5MB，剩余的晶体管空间则可能分配给媒体引擎等。

接下来我们可以看到，Graphics Tile 尺寸是 8.14 mm × 6.78 mm（约 55.18 mm²），含有 12 个 Xe 核心、16MB L2 缓存，基于 Xe3 Celestial 架构。

最后是细长的 I/O Tile，它的尺寸是 12.44mm x 4mm（约 49.76 mm²），含有 PCIe 根集线器以及雷电 5（或 USB4 v2）控制器，可提供 4 条 PCIe 5.0、8 条 PCIe 4.0 通道，还有 2 个雷电 5 接口，集成 Wi-Fi 7 以及蓝牙 5.4 控制器。

IT之家注：Die-Shot（裸片图）是指芯片内部物理结构的显微照片或布局图，用于分析芯片的具体设计和各区域面积。

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英特尔“Panther Lake-H”移动处理器采用分离式四模块设计，18A制程SoC Tile搭配Xe3核显与雷电5接口，性能核心飙至5.1GHz，AI算力与I/O带宽全面升级，重新定义移动端旗舰芯片架构。</p>

内容由AI智能生成

IT之家消息，据 TechPower Up 昨天报道，半导体深度分析平台 Kurnal Insights 最近放出了英特尔“Panther Lake-H”移动端处理器的 Die-Shot 照片。

从照片中我们可以看到，“Panther Lake-H”处理器采用分离式芯片设计，整体样貌类似前代产品 Arrow Lake-H 和 Meteor Lake。不过这次的布局设计思路更接近 Lunar Lake，SoC Tile 中包含 CPU 核心、NPU 以及内存控制器，Graphics Tile 则包含核显单元，而 I/O Tile 负责各种平台 I/O 组件。

其中，SoC Tile 采用英特尔 18A 制程工艺打造，而在主流型号中，Graphics Tile 只包含 4 个 Xe 核心并采用 Intel 3 工艺、I/O Tile 使用上一代相同的 N6 制程。对比之下 Panther Lake-U 处理器的 Graphics Tile 带有 12 个 Xe 核心，采用台积电 N3E 工艺制造。

具体来说，Panther Lake-H 一共有四个模块（Tile）：基底 Tile 采用 22 纳米工艺、充当类似中介层的角色，为上方堆叠的各个 Tile 提供高密度连线，另外三个模块是 Compute Tile、Graphics Tile 和 I/O Tile，虽然它们紧密拼接形成不规则形状，但英特尔使用 Filler Tile 结构硅块让芯片最终呈规则矩形。

Compute Tile 尺寸为 14.32 mm × 8.04 mm（约 115 mm²）配置 6P+8E+4LPE 核心。主计算复合体则由 6 个 Cougar Cove 性能核心（P 核）+2 个 Darkmont 效率核心（E 核）组成，两者通过 Ringbus 连接，共享 18MB L3 缓存。

同时，每个 P 核带有 3MB 独立 L2 缓存；两个 E 核则各自拥有 4 核心共享 4MB L2 缓存。

频率方面，P 核的最高频率可达 5.10GHz、E 核最高 3.80GHz，低功耗的独立 E 核基础频率更低、最高频率 3.70GHz。

除了 CPU 核心外，Compute Tile 还带有内存控制器、8MB 内存侧缓存，支持双通道 DDR5 和 LPDDR5X，最高速率 9600MT/s。Intel NPU 5 也在这其中，含有 3 个神经计算引擎，每个配备 1.5MB 缓存，总计 4.5MB，剩余的晶体管空间则可能分配给媒体引擎等。

接下来我们可以看到，Graphics Tile 尺寸是 8.14 mm × 6.78 mm（约 55.18 mm²），含有 12 个 Xe 核心、16MB L2 缓存，基于 Xe3 Celestial 架构。

最后是细长的 I/O Tile，它的尺寸是 12.44mm x 4mm（约 49.76 mm²），含有 PCIe 根集线器以及雷电 5（或 USB4 v2）控制器，可提供 4 条 PCIe 5.0、8 条 PCIe 4.0 通道，还有 2 个雷电 5 接口，集成 Wi-Fi 7 以及蓝牙 5.4 控制器。

IT之家注：Die-Shot（裸片图）是指芯片内部物理结构的显微照片或布局图，用于分析芯片的具体设计和各区域面积。

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英特尔“Panther Lake-H”移动处理器采用分离式四模块设计，18A制程SoC Tile搭配Xe3核显与雷电5接口，性能核心飙至5.1GHz，AI算力与I/O带宽全面升级，重新定义移动端旗舰芯片架构。</p>

内容由AI智能生成

IT之家消息，据 TechPower Up 昨天报道，半导体深度分析平台 Kurnal Insights 最近放出了英特尔“Panther Lake-H”移动端处理器的 Die-Shot 照片。

从照片中我们可以看到，“Panther Lake-H”处理器采用分离式芯片设计，整体样貌类似前代产品 Arrow Lake-H 和 Meteor Lake。不过这次的布局设计思路更接近 Lunar Lake，SoC Tile 中包含 CPU 核心、NPU 以及内存控制器，Graphics Tile 则包含核显单元，而 I/O Tile 负责各种平台 I/O 组件。

其中，SoC Tile 采用英特尔 18A 制程工艺打造，而在主流型号中，Graphics Tile 只包含 4 个 Xe 核心并采用 Intel 3 工艺、I/O Tile 使用上一代相同的 N6 制程。对比之下 Panther Lake-U 处理器的 Graphics Tile 带有 12 个 Xe 核心，采用台积电 N3E 工艺制造。

具体来说，Panther Lake-H 一共有四个模块（Tile）：基底 Tile 采用 22 纳米工艺、充当类似中介层的角色，为上方堆叠的各个 Tile 提供高密度连线，另外三个模块是 Compute Tile、Graphics Tile 和 I/O Tile，虽然它们紧密拼接形成不规则形状，但英特尔使用 Filler Tile 结构硅块让芯片最终呈规则矩形。

Compute Tile 尺寸为 14.32 mm × 8.04 mm（约 115 mm²）配置 6P+8E+4LPE 核心。主计算复合体则由 6 个 Cougar Cove 性能核心（P 核）+2 个 Darkmont 效率核心（E 核）组成，两者通过 Ringbus 连接，共享 18MB L3 缓存。

同时，每个 P 核带有 3MB 独立 L2 缓存；两个 E 核则各自拥有 4 核心共享 4MB L2 缓存。

频率方面，P 核的最高频率可达 5.10GHz、E 核最高 3.80GHz，低功耗的独立 E 核基础频率更低、最高频率 3.70GHz。

除了 CPU 核心外，Compute Tile 还带有内存控制器、8MB 内存侧缓存，支持双通道 DDR5 和 LPDDR5X，最高速率 9600MT/s。Intel NPU 5 也在这其中，含有 3 个神经计算引擎，每个配备 1.5MB 缓存，总计 4.5MB，剩余的晶体管空间则可能分配给媒体引擎等。

接下来我们可以看到，Graphics Tile 尺寸是 8.14 mm × 6.78 mm（约 55.18 mm²），含有 12 个 Xe 核心、16MB L2 缓存，基于 Xe3 Celestial 架构。

最后是细长的 I/O Tile，它的尺寸是 12.44mm x 4mm（约 49.76 mm²），含有 PCIe 根集线器以及雷电 5（或 USB4 v2）控制器，可提供 4 条 PCIe 5.0、8 条 PCIe 4.0 通道，还有 2 个雷电 5 接口，集成 Wi-Fi 7 以及蓝牙 5.4 控制器。

IT之家注：Die-Shot（裸片图）是指芯片内部物理结构的显微照片或布局图，用于分析芯片的具体设计和各区域面积。

AI导读

英特尔“Panther Lake-H”移动处理器采用分离式四模块设计，18A制程SoC Tile搭配Xe3核显与雷电5接口，性能核心飙至5.1GHz，AI算力与I/O带宽全面升级，重新定义移动端旗舰芯片架构。</p>

内容由AI智能生成

IT之家消息，据 TechPower Up 昨天报道，半导体深度分析平台 Kurnal Insights 最近放出了英特尔“Panther Lake-H”移动端处理器的 Die-Shot 照片。

从照片中我们可以看到，“Panther Lake-H”处理器采用分离式芯片设计，整体样貌类似前代产品 Arrow Lake-H 和 Meteor Lake。不过这次的布局设计思路更接近 Lunar Lake，SoC Tile 中包含 CPU 核心、NPU 以及内存控制器，Graphics Tile 则包含核显单元，而 I/O Tile 负责各种平台 I/O 组件。

其中，SoC Tile 采用英特尔 18A 制程工艺打造，而在主流型号中，Graphics Tile 只包含 4 个 Xe 核心并采用 Intel 3 工艺、I/O Tile 使用上一代相同的 N6 制程。对比之下 Panther Lake-U 处理器的 Graphics Tile 带有 12 个 Xe 核心，采用台积电 N3E 工艺制造。

具体来说，Panther Lake-H 一共有四个模块（Tile）：基底 Tile 采用 22 纳米工艺、充当类似中介层的角色，为上方堆叠的各个 Tile 提供高密度连线，另外三个模块是 Compute Tile、Graphics Tile 和 I/O Tile，虽然它们紧密拼接形成不规则形状，但英特尔使用 Filler Tile 结构硅块让芯片最终呈规则矩形。

Compute Tile 尺寸为 14.32 mm × 8.04 mm（约 115 mm²）配置 6P+8E+4LPE 核心。主计算复合体则由 6 个 Cougar Cove 性能核心（P 核）+2 个 Darkmont 效率核心（E 核）组成，两者通过 Ringbus 连接，共享 18MB L3 缓存。

同时，每个 P 核带有 3MB 独立 L2 缓存；两个 E 核则各自拥有 4 核心共享 4MB L2 缓存。

频率方面，P 核的最高频率可达 5.10GHz、E 核最高 3.80GHz，低功耗的独立 E 核基础频率更低、最高频率 3.70GHz。

除了 CPU 核心外，Compute Tile 还带有内存控制器、8MB 内存侧缓存，支持双通道 DDR5 和 LPDDR5X，最高速率 9600MT/s。Intel NPU 5 也在这其中，含有 3 个神经计算引擎，每个配备 1.5MB 缓存，总计 4.5MB，剩余的晶体管空间则可能分配给媒体引擎等。

接下来我们可以看到，Graphics Tile 尺寸是 8.14 mm × 6.78 mm（约 55.18 mm²），含有 12 个 Xe 核心、16MB L2 缓存，基于 Xe3 Celestial 架构。

最后是细长的 I/O Tile，它的尺寸是 12.44mm x 4mm（约 49.76 mm²），含有 PCIe 根集线器以及雷电 5（或 USB4 v2）控制器，可提供 4 条 PCIe 5.0、8 条 PCIe 4.0 通道，还有 2 个雷电 5 接口，集成 Wi-Fi 7 以及蓝牙 5.4 控制器。

IT之家注：Die-Shot（裸片图）是指芯片内部物理结构的显微照片或布局图，用于分析芯片的具体设计和各区域面积。